[대전]FPGA RTL 설계 엔지니어

포지션 상세 정보

기술스택

Embedded Linux
Verilog
VHDL
RTOS

주요업무

• 위성탑재체 인터페이스 기반 설계 및 연동
• FPGA(FPGA SoC) 기반 디지털 하드웨어 개발
• 하드웨어 검증 테스트 환경 구축
• 소프트웨어, 펌웨어 팀과의 협업

자격요건

• RTL(VHDL, Verilog) 설계 경험 2년 이상
• 여러 IP 설계 및 검증 경험자

우대사항

• 통신 관련 설계 유경험자(RS422, RS485, SPI, ethernet, LVDS, CAN 등)
• C++ Python 언어를 사용할 줄 아시는 분(모듈 단위/통합 테스트)
• High-level Synthesis(HLS)를 이용한 신호처리 경험
• 유관산업 경력
• 유관전공자(전자공학, 컴퓨터공학)
• 석사 및 박사학위 보유자

복지 및 혜택

• 급여 : 면접 후 결정 (경력/능력에 따라 업계 최고 대우 보장)
• 복지
　- 업계 최고의 동료
　- 세미나, 학회 참여 지원
　- 중식/간식 제공
　- 최고 성능 장비(PC/모니터) 제공
　- 하계휴가 별도 제공
　- 연말휴가(겨울방학) 별도 제공
　- 자유로운 연월차 사용, 수평적 조직문화
• 기타 : 전문연구요원(석사졸 이상) 신규편입 및 전직 가능 (병역지정업체)

채용절차 및 기타 지원 유의사항

*본 채용은 수습기간 3개월(수습기간 급여 100% 지급)을 포함하고 있으며, 수습기간은 계약직 형태로 진행됩니다.