FPGA 로직 개발 엔지니어

포지션 상세 정보

기술스택

HW
Verilog
FPGA

주요업무

• RTL Simulation 및 Verification 
• FPGA 프로토 타입 개발 및 검증
• 라이다 물리 계층 신호 처리 IP 설계 및 검증

자격요건

• 학사 : 3년 ~ 15년
• 석박사 : 신입 ~ 15년

[기본 요구 능력]
• 전기전자/컴퓨터/정보통신 등 관련 공학계열
• Verilog-HDL 기반 RTL 설계
• Simulation Model 및 Testbench 설계
• RTL Simulation 및 Verification

우대사항

• 원활한 커뮤니케이션 능력 
• 전기전자/컴퓨터/정보통신 등 관련 공학계열
• Xilinx FPGA 사용 경험 
• Verilog-HDL 기반 RTL 설계

복지 및 혜택

• 점심식사비 제공, 음료제공(차, 커피)
• 휴게실, 수면실, 회의실, 카페테리아, 사무용품 지급
• 유연 근무제 (10시~3시 코어 근무 타임) 및 여름휴가 제도