포지션 상세 정보
- 기술스택
Orcad
FPGA
Verilog
C
- 주요업무
• System architecture design • AXI5및 NoC Bus 포함한 architecture interface design • 각종 IP(차량용 및 High speed I/F – PCIe,USB,TSN,ETHERNET,CAN FD,DDR,AP,DSP(processor) ) interface design • ASIC, SoC 또는 AP 양산 및 Chip Bring-Up • UPF/CPF 기반 Low power simulation • Synthesis/LINT/Equivalent Check/STA/CDC • Gate-level simulation • Functional Safety design(On-line DFT(LBIST,MBIST), Internal JTAG verification)
- 자격요건
• 경력 8년 ~ 15년 • ASIC Full chip design (IP-XACT 유경험자) • Many-core & Multi-core(MHU(Message Handling Unit) 유경험자) • FPGA에서 verification 가능 • Computer architecture 이해 • SytemVerilog 또는 VHDL/Verilog를 활용한 RTL 설계 지식
- 우대사항
• Functional Safety/ISO26252 경험자 • Digital Signal Processing 학위 소지자 • CEVA DSP경험자 우대 • 석/박사 학위소지자 • 영어 회화 가능
- 복지 및 혜택
• 근무 형태 및 환경 - 유연근무제도 : 07:00~10:00 자율출근 - 편안한 출퇴근길 : 지하철 7호선 학동역 도보 5분이내, 사옥내 주차공간 보유 - 쾌적한 업무환경 : 피트니스 센터, 샤워실, 수면실, 카페테리아(각종 음료 및 커피머신), 루프탑 • 휴가 및 복지 - 연차휴가(연차, 반차, 반반차 세부구분 사용가능) - 경조 휴가 및 경조금 지급 - 건강 검진시 반차 제공 - 회사 리조트 이용 가능 - 우수사원 및 장기근속자 포상 - 설날/추석 선물 지급 • 자기계발 - 원어민 영어회화 교육 운영 - 직무 관련 컨퍼런스 및 외부 교육 참여 지원 - 자체 기술세미나 수시 진행 • 그 외에도! - 사내 동호회 운영 - 인재추천 보상제도 운영 - 연장근무시 저녁식대 지원 - 상하반기 workshop 진행
- 채용절차 및 기타 지원 유의사항
서류전형 - 1차 면접(직무적합성) - 2차 면접(조직적합성) - 최종합격