포지션 상세 정보
- 기술스택
ASICEmbeddedVerilogC
- 주요업무
• 회로의 설계(RTL Design) / ASIC Design Engineer • 설계된 회로의 합성 • 설계된 회로의 분석 (CDC, STA 등) • 테스트를 위한 설계(DFT - Design For Testability) • 테스트 벡터 생성 • 이외에 각종 차량용 응용 프로세서 설계에 필요한 실무
- 자격요건
• 디지털 시스템에 대한 이해 • Verilog HDL(필수), 이외 기타 HDL(Hardware Description Language)는 옵션 • C 언어 (Embedded Processor 용 간단한 코드 개발 가능한 수준) • 관련분야 학사학위 이상
- 우대사항
• Python 등의 Script Language 활용 가능하신 분 • SystemVerilog, System-C 등의 언어 활용 가능하신 분
- 채용절차 및 기타 지원 유의사항
[근무조건] • 근무형태 : 정규직 • 근무시간 : 주 5일(월~금) • 근무지역 : 텔레칩스 판교사옥 [유의사항] • 입사 지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다. • 각 포지션 별로 진행되는 전형은 상이할 수 있으며, 필요 시 Reference Check 등의 추가 전형이 있을 수 있습니다. • 관련법령 및 내부규정에 의거하여 취업보호대상자(장애인 등) 및 국가보훈 대상자는 우대하고 있습니다.
기업/서비스 소개
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Team 소개 "미래 기술의 핵심 칩을 제공함으로써 고객사로부터 신뢰와 만족을 얻도록 꼼꼼하게 그리고 정확하게 수행하는 것이 SoC설계 매니저 업무의 핵심입니다." SoC설계 매니저는 SoC 과제 개발 단계 중 초기 단계에 파악되어야 할 요구사항, 제품 사양, 필요 기술의 선행 검토 등의 업무를 수행합니다. 또한 Chip 개발에 필요한 IP를 Chip의 기능에 맞게 재구성하고 최적화하며, SoC Chip 설계 요구사항을 만족할 수 있는 Chip Architecture 를 구현하고 IP를 Integration 하여 Chip Top Level Synthesis까지의 설계를 합니다. 이런 설계 Design이 Chip으로 제작될 수 있도록 Design과 Layout 사이에서 전반적인 업무를 수행합니다. 저희 팀은 명확함과 유연함을 가지고 있습니다. 먼저 명확함에 있어서, 각자의 Role이 명확하게 정의되어 있기 때문에 매일 분명한 목표를 가지고 업무를 수행할 수 있습니다. 그리고 유연함에 있어, 그룹 내 조직이 유연하게 운영됩니다. 따라서 본인이 원하는 경우 팀의 Role를 뛰어넘어서 일하며 업무 영역을 확장시킬 수 있습니다. 그룹 내 경험이 풍부한 엔지니어분들이 만으셔서 업무고민이 있다면 언제든 솔루션 가이드를 받을 수 있습니다.